Inverter-Based

一句话定位

把 CMOS inverter 当作互补跨导增益单元来用的放大器:同一份电流给 $g_{m, n} + g_{m, p}$ 两份跨导(电流复用)、纵向只叠两层——先进工艺极低 VDD 与高能效设计的主力,代价是 DC 点必须靠自偏置/CMFB/时钟复位钉住。

何时选它 / 何时放弃

✅ $V_{D D}$ 很低(1.2 V 以下甚至接近 $V_{T H}$ 之和),cascode 结构没有生存空间
✅ 功耗预算紧张,需要最高的 $G_{m} / I_{D}$ 效率(见 02-Ultra-low Power)
✅ 工作在 SC/采样系统,可以用开关复位与时钟分相解决 DC 点问题
✅ 对开环增益绝对值不苛刻(几十 dB 即可)
❌ 需要高增益(>60 dB):单级 inverter 增益有限,级联又失去低压优势
❌ 连续时间、无时钟、无 CMFB 预算的应用:DC 点漂移会失控
❌ PVT 范围极宽且没有校准手段的场合

电路结构

图 A010013:A010013 是 NMOS enhancement-load / ratioed inverter 风格增益级:M1 为输入共源管,M2 栅直接接 VDD 作为 NMOS 有源上拉——它不是互补 CMOS inverter(ADT 原始图,识别见 ADT SVG 图索引)。

图上结构 ≠ 理想互补 inverter

图库中 A010013 是 enhancement-load / ratioed 风格,并非互补 inverter。下文互补推挽理论( $G_{m} = g_{m, n} + g_{m, p}$ )是对理想互补 CMOS inverter(PMOS 上拉 + NMOS 下拉)的理论分析,它指导 inverter-based OTA 的设计,但不要把它当作 A010013 这张图的结构。

信号路径一句话:输入电压同时驱动两管栅极 → 两管各贡献一份电流变化(NMOS 拉、PMOS 灌)→ 在输出高阻节点上合成为电压;纵向只有两层,输出 push-pull。真正可用的 inverter-based OTA = 反相器增益单元 + 偏置/共模控制(自偏置电阻反馈、CMFB 或时钟复位)。

核心设计公式(设计时直接查)

记号约定:两管流同一份电流 $I_{D}$ ; $g_{m n}$ 、 $g_{m p}$ 为两管跨导; $r_{o n}$ 、 $r_{o p}$ 为两管输出电阻。以下增益公式均针对理想互补 inverter。

指标	公式	说明
互补跨导(电流复用)	$G_{m} = g_{m n} + g_{m p}$	同一份电流给两份跨导——对比 class-A 差分对"一份电流一份 $g_{m}$ ",这是 inverter 低功耗的根本原因
单级增益(理想互补)	$A_{0} = (g_{m n} + g_{m p}) (r_{o n} \| r_{o p})$	几十 dB 量级;由 $g_{m} r_{o}$ 决定,短沟道下随 PVT 显著漂移
$G_{m} / I_{D}$ 效率	$\frac{G_{m}}{I_{D}} \approx \frac{g_{m n} + g_{m p}}{I_{D}}$	理论可达弱反型上限 $1 / n V_{T}$ 的 2 倍量级,实际受 $V_{o v}$ 预算与 PVT 限制
Class-AB 特性	静态电流 $I_{Q}$ 小,瞬态峰值 $I_{p e a k} ≫ I_{Q}$	大信号由两管同时灌/拉电流,SR 不靠静态尾电流——SC 中高速高能效的来源
输出摆幅	接近 rail-to-rail(每侧仅一个 $V_{o v}$ )	纵向两层结构天然低压友好
翻转点(DC 点)	由 $\frac{(W / L)_{p}}{(W / L)_{n}}$ 与两管 $V_{T H}$ 共同决定	无反馈时随 PVT 漂移,是设计最大难点

设计流程:从规格到 W/L

先定 DC 点策略(比选尺寸更优先):连续时间方案用自偏置电阻/CMFB;SC 方案用开关复位,在放大相前把 DC 点钉在翻转点附近;
定尺寸比: $\frac{(W / L)_{p}}{(W / L)_{n}}$ 决定翻转点与目标共模电平的匹配;再按 $g_{m}$ 目标分配 $g_{m n}$ / $g_{m p}$ ;
定电流与 W/L:由 GBW 反推 $G_{m} = 2 π G B W C_{L}$ ,用 gm/ID 方法(见 gmid方法)落到两管 W/L;
共模控制:全差分使用时 CMFB 环路的带宽与稳定性要求和主差分环路同等对待(见 03-Fully Differential 与 CMFB);
数字友好检查:由 VDD/GND/时钟直接驱动,无需独立偏置电压——确认接口与数字电源域一致、无电平转换开销;
PVT 全角验证:DC 点、增益、摆幅全 corner 复核,必要时加校准(修调尺寸比/电流);
仿真闭环:AC/STB 看闭环增益裕度(开环增益随 PVT 变化,闭环要留裕量),瞬态看共模建立。

设计速算示例

规格:GBW = 200 MHz、 $C_{L}$ = 1 pF、VDD = 1.0 V、SC 环境

$G_{m} = 2 π \times 200 M \times 1 p \approx 1.26 m S$ → 每管约 0.63 mS;
$g_{m} / I_{D}$ 取 12(中反型)→ $I_{D} \approx 52 μ A$ ,两管共享同一电流,总电流 ≈ 52 µA;
同样 $G_{m}$ 的 class-A 差分对:每侧 $g_{m} = 1.26 m S$ → 每侧 105 µA + 尾电流 210 µA——inverter 方案电流省约 4×;
尺寸比按 $V_{t r} = V_{c m}$ 配平;PVT 慢角检查翻转点是否落回允许范围,不够则加自偏置电阻吸收漂移。

注意事项 / 常见坑

PVT 敏感性是最大短板:两管 $V_{T H}$ 、 $μ$ 随工艺角与温度变化,翻转点大幅移动,开环增益与摆幅跟着变——全角验证 + 校准是标配,不是可选。
无静态偏置点时共模失控:单端 inverter 输入共模即 DC 点;没有自偏置/CMFB/时钟复位时输出共模随 PVT 漂移,直接毁掉线性度与摆幅。
"反相器"≠"inverter-based OTA":反相器只是增益单元,偏置、共模与线性度问题才是 OTA 化的工作量主体;别拿 inverter 的 DC 转移特性当运放验收。
噪声与失配照常预算:两管热噪声与 1/f 都折算进输入,失配( $V_{T H}$ 、 $β$ )直接成 offset;输入面积不能因为"数字风格"就缩水。
增益漂移影响闭环精度:开环增益随 PVT 变化大,高精度 SC 闭环(如 residue 增益)要把环路增益裕量留足。
电源噪声敏感:两管同源供电,PSRR 依赖路径对称性;全差分 + 对称 layout 是主要缓解手段。

优点 / 缺点

优点	缺点
$G_{m} / I_{D}$ 利用率高,低电压低功耗效率突出	静态 DC 点随 PVT 漂移,必须自偏置/CMFB/校准
结构极简、面积小、数字 CMOS 工艺兼容	增益不高(几十 dB)且随 PVT 变化
输出摆幅接近 rail-to-rail,push-pull 驱动强	共模与信号路径耦合,难以独立设置
节点少、带宽高;与动态工作天然兼容	线性度受限,PSRR 依赖对称性

与邻近结构对比

结构	$G_{m} / I_{D}$	堆叠	DC 点稳定性	摆幅	典型场景
Simple OTA	低(单管跨导)	2–3 层	好(偏置独立)	中	中增益、高速
Folded Cascode	中	3–4 层	好	中	低压、宽 ICMR
Inverter-Based	高(双管复用)	2 层	差(PVT 漂移)	接近 rail	极低 VDD、高能效
Dynamic Inverter / Ring	很高	2 层	靠时钟复位	接近 rail	SC 高能效